AI倒逼半导体封装进入板级时代

近年来，伴随着生成式AI与大语言模型的快速发展，用来训练AI大模型的数据量越来越庞大，单芯片晶体管密度却已逼近物理与经济双重极限。以GPT-4为例，其训练参数量达到了1800B，OpenAI团队使用了25000张A100，并花了90-100天的时间才完成了单次训练，总耗电在2.4亿度左右，成本约为6300万美元。

　　在惊人数据量的背后，隐藏着AI爆发式发展对半导体行业提出的算力和存力等挑战。如何应对挑战?凭借面板级RDL与玻璃基板实现关键突破，在产能、良率与成本之间重构平衡，CoPoS(Chip-on-Panel-on-Substrate)正在给出答案。

　　架构创新才是出路，CoPoS是“真”刚需

　　CoWoS(Chip-on-Wafer-on-Substrate)作为2.5D多芯片封装技术的代表，已成为高性能计算(HPC)和AI芯片的解决方案。比如英伟达采用CoWoS技术的产品就在其TOP 500超算中占据了超过一半的算力。随着算力需求爆发与摩尔定律放缓，行业正通过异构集成、等架构创新突破传统限制。

　　1.算力需求飙升与技术创新应对: 全球算力需求正以每3.5个月翻一番的速度狂飙。在算力需求飙升，摩尔定律掉队的情况下，为填补AI算力鸿沟，同时破解存储墙与功耗瓶颈等问题，芯片行业正转向异构集成、存算一体等架构创新。

　　2.晶体管集成规模飞跃：2.5D/3D芯片集成数量将五倍增长，当前采用传统架构下的芯片最多集成了2000亿颗晶体管，而采用Chiplet架构、2.5D/3D封装的芯片已经实现10000亿颗晶体管的集成。

　　3.先进封装市场规模：在AI相关应用的驱动下，2023-2029年间，先进封装市场将以11%的年复合增长率持续扩张，并有望在2029年达到695亿美元的规模。其中，CoWoS等2.5D/3D先进IC封装技术在2023-2029年间的年复合增长率高达15%，到2029年将占据近40%的市场份额，并成为代工厂、封测厂、IDM、芯片设计厂商以及EDA厂商竞相关注的一环。

　　来源：《HPC Accelerator Market Update 2024》，TSMC 2022 IEDM Technical Papers, 《Advanced Packaging for Next-Gen HPC》，Yole《Status of the Advanced Packaging Industry 2024》(2024年7月)

　　在强劲的市场需求面前，CoWoS一度面临产能紧张和价格过高的问题。面对该挑战，业内人士指出，CoPoS有望成为AI芯片封装领域CoWoS 的进阶选项，在不同算力/成本区间形成“错位互补”。

　　什么是CoPoS架构? 事实上，CoPoS 并非一种新技术，但近年来发展迅速，Manz 亚智科技是CoPoS技术概念的早期提出者。

　　从定义上来看，CoPoS 技术是基于CoWoS 2.5D 封装的“面板化”演进，适用于更复杂的AI芯片封装，是实现高扩展性与高生产效率的先进封装解决方案。

　　从CoPoS自身技术的迭代来看，CoPoS 中的中介层材料正在从传统的硅中介层(Silicon Interposer)发展为板级中介层(Panel RDL )，再进而转成玻璃中介层(Glass Interposer)，整合硅光子(CPO)技术，有机载板逐渐转变为玻璃基板，从而实现更细的线路与更高的I/O密度。

　　那么，为什么先进封装会走向CoPoS呢?

　　我们知道，随着AI与高效能运算需求的爆发性增长，芯片尺寸正在不断扩大，单片晶圆切割出的Die越来越少，圆形晶圆切边浪费和良率下降成为行业难题。

　　而CoPoS的核心突破在于"化圆为方"的创新思维，它采用面板级RDL技术，通过方形基板可实现更高效的芯片集成，从而在大幅提升产能和良率的同时，显著降低制造成本。

　　值得一提的是，当前基板面积也在持续扩大，已从早期的510mm×515mm、600mm×600mm，逐步拓展至如今的700mm×700mm，按此面积计算，其产量大致相当于12英寸晶圆的8倍左右。

　　在技术兼容性方面，无论是传统的有机基板还是新兴的玻璃基板结构，CoPoS都能适配，为高密度I/O排布提供另一种选择。其独特的架构设计可灵活应对Chip Last等先进制程，为异质芯片整合提供了更多自由度，使其成为高算力AI芯片的理想选择。

　　更为重要的是，CoPoS代表了封装技术的未来方向，完美契合大芯片、异质集成和高频传输需求，是下一代半导体设计的关键使能技术。

　　CoPoS 技术突破关键：如何破解 RDL 与玻璃基板难题?

　　RDL(Redistribution Layer)是CoPoS技术的核心互连层，承担着芯片信号重分布与高密度集成的关键作用。在CoPoS架构中，RDL通过先进的晶圆级封装技术，在芯片与封装基板之间构建多层精细布线网络，实现芯片I/O的高效扩展与优化布局。

　　随着CoPoS技术的不断发展，RDL制程正面临更高精密度的技术要求。比如，在RDL First的发展趋势下，需要高膜厚均匀性和高分辨率的布线层，这对电镀设备提出了严苛的电流密度控制和均匀性要求。而Manz亚智科技的垂直电镀设备通过多重阳极设计和无治具方案，可满足纳米级铜互联组织的调控需求，同时其模块化湿制程设备组能实现微米级表面粗糙度控制(<0.5μm)，为自由取向再布线技术提供了工艺基础。

　　与此同时，随着高算力芯片对互连密度和信号完整性的要求不断提升，玻璃基板凭借其独特的材料特性成为突破传统封装瓶颈的关键载体。相较于传统的有机基板(如ABF)和硅转接板，玻璃基板在电学性能、尺寸稳定性、工艺兼容性等方面展现出显著优势，而这些优势的实现同样高度依赖精密设备的协同支持。比如，其表面粗糙度和CTE可调性要求湿制程设备具备亚微米级刻蚀精度和温度稳定性。而Manz亚智科技的集成化解决方案通过自动化传输系统与精密药液控制系统，可支持不同厚度的超薄玻璃基板的处理，同时满足300mm-600mm大尺寸面板的均匀显影/刻蚀需求。针对玻璃基板与有机介质膜的兼容性要求，设备采用dry film和有机介质膜双模式设计，实现2.5D/3D封装中不同介质材料的工艺适配。

　　此外，在工艺协同方面，设备参数与材料特性也需要深度耦合。比如ABF基板build-up层要求电镀设备在10ASD高电流密度下仍保持3μm铜厚均匀性，而玻璃基板的TGV通孔需要刻蚀设备实现1:10的高深宽比加工能力。Manz亚智科技的解决方案通过专有技术能为CoPoS技术演进提供了可扩展的设备平台。

　　设备落地先行

　　从产业落地层面，我们看到，Manz亚智科技已成功交付了从300mm、500mm、600mm到700mm不同尺寸的RDL工艺量产线，涵盖洗净、显影、蚀刻、剥膜、电镀及自动化设备。这意味着，下游制造已经逐步落地，不过当前有量产工艺全流程支撑的主要还是聚集在功率器件、传感器芯片和射频芯片等小面积芯片领域。

　　对于采用高阶CoPoS技术的大芯片而言，量产落地还面临芯片位移、细线路、翘曲和细间距这四大挑战。

　　面对这四大挑战，业界正在寻求突破。比如，在芯片位移方面，在设计时先做补偿，并且根据不同的设计搭配相对应精度的设备;在细线路方面，采用更高精度的光刻机实现更高精度的曝光，同时配套优化刻蚀以及材料的选择;在翘曲方面，结合仿真来做预补偿，在改善结构材料CTE的匹配度的同时，进行Dummy区设计以及增加翘曲工艺;在细间距方面，采用低震动的工艺，同时将Mass Reflow转向TCB。

　　攻克这些挑战的路径绝非单一环节优化，而是设备精度、材料特性、工艺设计的三维协同。Manz亚智科技等半导体设备厂商正从“单点突破”转向“系统级整合”，推动CoPoS技术从实验室走向量产，最终满足AI/HPC芯片对高密度、高良率、低成本的严苛需求。

　　写在最后

　　AI算力的爆发式增长正在重塑半导体行业的竞争格局，而CoPoS技术的崛起为突破传统封装瓶颈提供了全新路径。从CoWoS到CoPoS，不仅是基板形态从"圆"到"方"的转变，更是芯片制造范式向高效率、高产能的一次跃迁。在这一技术变革中，Manz亚智科技凭借领先的RDL制程技术和全栈式设备解决方案，成为推动CoPoS产业化的核心力量。

　　作为RDL制程设备的行业标杆，Manz亚智科技不仅提供涵盖化学湿制程、精密电镀、自动化及智能软件系统的完整解决方案，更通过与玻璃基板厂商、材料供应商、封装测试企业等上下游伙伴的深度协作，构建起CoPoS技术生态链。从高密度布线到玻璃通孔(TGV)工艺，Manz亚智科技的创新设备正在为CoPoS量产提供关键支撑，助力产业伙伴突破传统封装在效率、成本和性能上的瓶颈。

　　未来，随着AI芯片和高性能计算需求持续攀升，Manz亚智科技将继续携手全球合作伙伴，加速CoPoS技术从研发到量产的跨越，共同开启半导体"板级封装"的新时代。